定点数据的加/减运算电路设计

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设 。定点数加/减实现电路如图1所示。

图1 定点加/减电路

（1）利用一位全加器（FA）作为基本的加法单元,低位FA的进位输出直接送入相邻高位FA的进位输入,构成一个串行进位链；
（2）图中P端为补码加、减运算控制端。P = 0时控制运算器执行加法， 直接送入相应的FA；P＝1时实现减法运算，此时经过异或门被取反后送入相应的FA，同时P的值使 ，即送入加法器的数经历一次求补操作，实现了从 求 的操作，实现减法运算的功能。
（3）减法运算时,减数一定只能从Y输入端接入,否则会导致运算结果错误,这一点要特别引起注意。